FOE su Chip: Rivoluzioniamo l’Elettronica con i Transistor MOS!

Ciao a tutti! Oggi voglio parlarvi di qualcosa di veramente affascinante che sta cambiando il modo in cui pensiamo ai componenti elettronici: gli Elementi di Ordine Frazionario, o FOE (dall’inglese Fractional-Order Element), a volte chiamati anche “Fractor” o Elementi a Fase Costante (CPE). Immaginate di poter andare oltre i classici resistori, condensatori e induttori. Ecco, i FOE fanno proprio questo! E la parte più eccitante? Abbiamo trovato un modo per realizzarli utilizzando la tecnologia che è alla base di quasi tutta l’elettronica moderna: i transistor MOS (Metal-Oxide-Semiconductor).

Ma Cosa Sono Esattamente Questi FOE?

In parole semplici, un FOE è un componente elettronico passivo a due terminali la cui impedenza (o, più convenientemente per noi, la sua ammettenza Y) non segue le regole “intere” dei componenti classici. La sua ammettenza è data da Y = s^αF, dove ‘s’ è la frequenza complessa, ‘F’ è una costante chiamata “fractance” e ‘α’ è l’ordine dell’elemento, un numero reale tipicamente tra -1 e +1.

Pensateci:

• Se α = 0, abbiamo un resistore (Y = F).
• Se α = +1, abbiamo un condensatore (Y = sF).
• Se α = -1, abbiamo un induttore (Y = s^-1F, ovvero Z = sF).

I FOE sono una generalizzazione! Noi ci siamo concentrati sulla variante “capacitiva”, dove 0 < α < 1. La cosa fantastica di questi FOE capacitivi è che la loro fase dell’ammettenza è costante, indipendentemente dalla frequenza, ed è pari a 90α gradi. Questa proprietà apre scenari incredibili per nuove applicazioni.

Le Sfide Attuali nella Realizzazione dei FOE

Realizzare questi componenti non è stato semplice finora. Esistono approcci basati su principi elettrochimici, usando materiali polimerici porosi, nanocompositi o strutture stratificate. Tuttavia, questi metodi spesso portano a dispositivi con un range limitato di ordini α, bande di frequenza strette e, soprattutto, non sono facilmente integrabili o commercialmente disponibili su larga scala. Inoltre, mancano strumenti di progettazione automatizzati basati sulla teoria dei circuiti.

Un’alternativa è “emulare” il comportamento dei FOE usando circuiti più complessi, composti da resistori e condensatori tradizionali (circuiti a ordine intero, IO). Si usano reti passive come quelle di Foster o Cauer, ma richiedono valori molto precisi e spesso rapporti enormi tra resistenze e capacità, rendendo difficile l’integrazione su chip. Inoltre, non sono regolabili elettronicamente. Gli emulatori attivi superano alcuni di questi problemi, ma sono più complessi e comunque limitati in frequenza.

La Nostra Idea Rivoluzionaria: Sfruttare i Transistor MOS!

Qui entra in gioco la nostra idea. Perché non usare i transistor MOS, i mattoncini fondamentali dei circuiti integrati, in un modo nuovo? Invece di vederli solo come interruttori o amplificatori, li abbiamo trattati come strutture distribuite resistive-capacitive (RC).

Immaginate un transistor MOS: ha un gate (elettrodo di controllo), un canale conduttivo tra source e drain, e un substrato (bulk). Abbiamo modellato la resistenza distribuita lungo il gate e lungo il canale, e le capacità distribuite tra gate e canale, canale e bulk, e gate e bulk. Abbiamo incluso anche le resistenze e capacità parassite “concentrate” alle estremità. In pratica, ogni transistor MOS diventa un piccolo network RC complesso e distribuito.

La bellezza di questo approccio è che possiamo usare le tecnologie di fabbricazione standard per circuiti integrati (nel nostro caso, la tecnologia TSMC 65 nm) per creare questi FOE direttamente su chip! Abbiamo scelto transistor MOS a canale n “nativi” perché hanno una tensione di soglia quasi zero, il che significa che il canale esiste anche senza una tensione di gate significativa.

Come Progettiamo Questi FOE Speciali: L’Algoritmo Genetico al Lavoro

Ok, abbiamo l’idea e il componente base (il transistor MOS modellato come RC distribuito). Ma come mettiamo insieme più transistor MOS per ottenere esattamente la fase costante desiderata (ad esempio, 45° per α=0.5, o 74° come in un nostro esempio specifico) su un’ampia banda di frequenza?

Le combinazioni possibili di interconnessioni tra diversi transistor MOS e le loro dimensioni fisiche (soprattutto la lunghezza L, mantenendo costante la larghezza W) sono praticamente infinite! Qui ci viene in aiuto un potente strumento di ottimizzazione: l’Algoritmo Genetico (GA).

Il GA è un algoritmo ispirato all’evoluzione naturale. Noi creiamo una “popolazione” di possibili soluzioni FOE, ognuna descritta da “cromosomi” che codificano:

• Come i vari (nel nostro caso, 4 o 5) transistor MOS sono collegati tra loro e ai terminali esterni (input, ground, ecc.).
• Le lunghezze (L) di ciascun transistor MOS.

Ogni soluzione viene valutata con un “punteggio di fitness”: calcoliamo la sua risposta in frequenza (l’ammettenza) e vediamo per quanti punti di frequenza la fase rimane all’interno della finestra desiderata (es. 74° ± 1°). Le soluzioni migliori “si riproducono” (crossover) e subiscono piccole “mutazioni” casuali, generando nuove soluzioni potenzialmente migliori. Iterando questo processo, il GA converge verso soluzioni ottimali o quasi ottimali.

Abbiamo sviluppato un software in MATLAB con un’interfaccia grafica (GUI) che gestisce tutto questo processo di sintesi, permettendoci di impostare i parametri desiderati (fase, tolleranza, range di frequenza) e visualizzare i risultati. Un miglioramento chiave rispetto ad approcci precedenti è che il nostro GA ottimizza connessioni e parametri fisici *insieme* in un unico ciclo, rendendo il processo più efficiente e convergendo a soluzioni migliori.

Modellazione e Analisi: Dalla Teoria alla Simulazione

Per calcolare l’ammettenza di una data configurazione di FOE durante la sintesi con il GA, usiamo un modello matematico preciso. Ogni struttura MOS distribuita viene descritta da una matrice di ammettenza, che cattura le relazioni tra correnti e tensioni ai suoi terminali (gate, source, drain, bulk, ecc.), tenendo conto delle resistenze e capacità distribuite e parassite.

Quando più strutture MOS sono interconnesse, usiamo un metodo chiamato Analisi Nodale Modificata (MNA). È una tecnica potente per analizzare circuiti complessi. In pratica, costruiamo una grande matrice che descrive l’intero circuito interconnesso e la risolviamo per trovare la tensione e la corrente in ogni punto, e in particolare l’ammettenza vista all’ingresso del nostro FOE (tra i terminali ‘in’ e ‘gnd’). Questo calcolo viene fatto per ogni frequenza di interesse.

I Risultati: Funziona Davvero!

E i risultati? Sono stati estremamente incoraggianti! Abbiamo eseguito migliaia di sintesi per FOE con fasi target da 5° a 85°, usando 4 o 5 strutture MOS interconnesse.
Abbiamo scoperto che:

• È possibile progettare FOE per quasi tutto il range 0 < α < 1.
• I risultati migliori (in termini di ampiezza della banda di frequenza con fase costante) si ottengono per fasi superiori a 45°.
• Usando 5 strutture MOS si ottengono prestazioni leggermente migliori rispetto a 4.
• Le soluzioni più performanti (ad esempio per fasi di 68° e 74°) raggiungono una fase costante (con tolleranza ±1°) su un range di frequenza di circa 4 decadi (cioè un fattore 10.000 tra la frequenza massima e minima)!

Abbiamo analizzato in dettaglio un progetto specifico: un FOE con fase target di 74° ± 1°, realizzato con 4 strutture MOS. Le lunghezze dei transistor determinate dal GA erano L1=100µm, L2=900µm, L3=473.66µm, L4=406.86µm (con larghezza W=50µm per tutti).

La cosa più importante è stata validare questi risultati teorici con simulazioni realistiche post-layout usando Cadence, uno standard industriale per la progettazione di circuiti integrati. Abbiamo usato l’estrazione dei parassiti (PEX) per includere tutti gli effetti non ideali del layout fisico. Ebbene, le simulazioni hanno mostrato un accordo quasi perfetto con la sintesi teorica: l’errore sulla magnitudo dell’ammettenza era inferiore allo 0.5% e l’errore sulla fase inferiore a 0.1 gradi, nella banda da 1 kHz a 10 MHz! Questo ci dà grande fiducia nella validità del nostro metodo.

Abbiamo anche confrontato il nostro FOE da 74° con un emulatore tradizionale basato su una rete RC ladder (progettato con un metodo noto). Il nostro FOE basato su MOS ha mostrato una banda operativa 1.62 volte più ampia!

Uno Sguardo al Layout e al Futuro

Abbiamo anche realizzato il layout fisico del nostro FOE da 74°. Occupa un’area su chip di circa 1020µm x 120µm, che è ragionevolmente compatta. Il layout include i 4 transistor MOS, le interconnessioni metalliche, un resistore per la protezione dalle scariche elettrostatiche (ESD) e le strutture per contattare il substrato.

Questo lavoro apre la strada alla realizzazione di FOE direttamente su chip, compatibili con le moderne tecnologie di fabbricazione. A differenza di molti approcci basati su sperimentazioni con materiali esotici, il nostro metodo si basa sulla teoria dei circuiti e su un processo di progettazione algoritmico.

Cosa ci riserva il futuro? Stiamo preparando il layout di diversi FOE selezionati per la fabbricazione reale tramite il consorzio Europractice, utilizzando la tecnologia TSMC 65 nm. Non vediamo l’ora di avere tra le mani i chip reali e caratterizzarli in laboratorio per verificare ulteriormente le nostre ipotesi teoriche e dimostrare la fattibilità di questi affascinanti componenti a singolo dispositivo. L’integrazione dei FOE potrebbe rivoluzionare aree come l’elaborazione di segnali biomedici, la modellazione di materiali, le comunicazioni e il controllo. Restate sintonizzati!

Fonte: Springer